“메모리 양산 경험과 파운드리 맞춤형 기술 개발 등 현장에서 배운 모든 경험이 좋은 양분이 됐습니다.”

4나노 초저전력 반도체 공정 기술을 개발해 인공지능(AI) 시대의 핵심 과제인 전력 효율 극대화를 이룬 최정민 삼성전자반도체 파운드리사업부 기술개발실 PL(프로젝트 리더)은 “기술적인 어려움에 부딪혔을 때 함께 원인을 분석하고 해결의 실마리를 찾아 파운드리 경쟁력을 강화해 나갈 것”이라며 23일 삼성전자 반도체 뉴스룸을 통해 이같이 밝혔다.

최정민 삼성전자 반도체 파운드리사업부 기술개발실 PL(프로젝트 리더). 삼성전자 제공

최 PL은 3차원 구조 트랜지스터(FinFET) 기반의 4나노 초저전력 공정 개발 성과를 인정받아 대한민국 엔지니어상 수상의 영예를 안았다.

최 PL은 “4나노 초저전력 공정 기술을 선제적으로 도입해 HBM4 베이스 다이 개발 및 양산화에 기여했다”며 “이 기술을 통해 데이터 처리 속도를 높일 수 있었다”고 설명헀다.

최근 AI 기술의 확산으로 전력 수요가 크게 늘어나면서, 반도체 업계에서는 전력 소모를 줄이는 기술 확보가 핵심 화두로 떠오르고 있다. 각각의 반도체가 소비하는 전력은 전하를 저장하는 양(정전용량)에 비례하는데, 최 PL은 이 정전용량을 낮추는 데 집중했다. 반도체 칩을 구성하는 3차원 구조 트랜지스터의 높이를 낮추고, 소자 내 컨택 폭을 줄이는 공정 및 디자인(Layout) 최적화를 수행했다. 이를 통해 전력 소모는 줄이면서도 성능 개선을 이뤄냈다.

이 기술은 차세대 고대역폭메모리(HBM)4의 베이스 다이 개발 및 양산화에 선제적으로 적용됐다. HBM 베이스 다이는 적층된 D램을 그래픽처리장치(GPU) 및 AI 가속기와 연결해 데이터와 전원, 제어 신호를 관리하는 칩이다. 삼성전자는 4나노 초저전력 고성능 기술을 활용해 세계 최초 HBM4 양산 출하 및 HBM4E 샘플 출하를 달성하며 기술 우위를 공고히 했다.

2001년 삼성전자 반도체 메모리사업부에 입사해 8년간 하이 스피드 S램(High Speed SRAM) 제품을 개발·양산한 최 PL은 2008년 말 파운드리사업부로 이동해 45나노부터 4나노에 이르기까지 다양한 로직 제품의 개발과 양산을 이끌어온 26년 차 엔지니어다.

최 PL은 개발 초기 난관에 부딪힐 때마다 압력, 온도, 설비 파워, 가스 유량 등 기본부터 다시 점검하는 접근법으로 기술적 한계를 극복했다. 최 PL이 개발한 4나노 초저전력 공정 성과는 파운드리사업부 전체의 실적 개선과 가동률 회복을 이끄는 역할을 하고 있다. 최근 AI 시장의 무게중심이 학습에서 추론으로 이동하면서 글로벌 빅테크(대형 정보기술 기업)들의 맞춤형 AI 추론칩(ASIC) 수요가 가파르게 증가함에 따라 4나노 공정은 사실상 풀캐파(생산능력 최대치) 수준으로 가동 중이다.

지난 3월 열린 엔비디아 연례 개발자 회의 'GTC 2026'에서 젠슨 황 엔비디아 CEO(최고경영자)가 베라 루빈 플랫폼에 탑재되는 '그록 3 LPU'가 삼성전자 4나노 공정으로 생산되고 있다고 공개 언급하며 기술력을 입증하기도 했다.

업계에서는 가동률이 파운드리 사업의 수익성과 직결되는 핵심 지표인 만큼, 4나노 선단 공정의 가동률 상승이 삼성전자 파운드리의 공정 경쟁력 회복과 실적 개선을 가속화할 것으로 평가하고 있다.